帶有改進的數字信號處理器的調制解調器的制作方法

專利名稱:帶有改進的數字信號處理器的調制解調器的制作方法
本發明涉及用于調制解調器的數字信號處理和控制裝置。更具體地說，本發明提供了對在中速調制解調器中使用的數字信號處理和控制裝置的多種改進，它們降低了實現這種采用數字信號處理的調制解調器所要求的復雜性和存儲器大小。
近年來，利用數字信號處理裝置來實現中速和高速調制解調器已很普遍。與采用模擬電路的較老技術相比，數字信號處理提供了實現這種調制解調器的不很昂貴的途徑。絕大多數的中速和高速調制解調器是將信息編碼為發送機連續鍵入(波特數)之間的相位變化或相位和幅值的變化。自然，每個波特時間編碼的位數越多，用于發送的相位/幅值構形就變得越復雜。
隨著編碼構形的復雜性增加，接收調制解調器的相位檢測裝置的可允許誤差降低。此外，在全世界最普遍使用的調制解調器數據傳輸結構中，以超過1200位/秒的速度發送的調制解調器通常在編碼構形中包括多個同相位但不同幅值的點。因此，在這種調制解調器中可允許的幅值失真是有限的。
在實現這種調制解調器時，數字信號處理已經是特別有用的，這是因為在傳輸通道中構成電路所必須的精密模擬元件，特別是在所感興趣的帶寬范圍內使相位失真為最小的濾波器成本相對較高。
此外，在這種調制解調器中采用數字信號處理方案克服了伴隨復雜模擬濾波器而發生的元件值變化包括作為環境溫度的函數的變化和隨時間而發生的漂移的嚴重問題。
在已有技術中用于中速到高速調制解調器的大多數數字信號處理方案都是直接實現常規數字信號處理理論的結果。這些對本鄰域內的熟練人員是公知的，作為一個總的第一步近似，一個數字信號處理系統中所感興趣的最高頻率值越大，系統即變得越復雜?？偟膩碚f，在這樣一個系統中使用的濾波器的Q增加并且被處理的信號的頻率增加時，數字濾波器的位長和濾波器工作所要求的處理時間也增加，這就導致了采用數字信號處理的中速和高速調制解調器實現起來相當復雜。
最近，已經可以買到為進行數字信號而專門設計的微處理器，如得州儀器公司(TexasInstrumentsCorporation)最近制造的TMS32010。這種處理器所具有的結構和指令集特別適用于這些工作，包括在相對較短時間內執行相對較大數目的多重運算的能力。當然，在實現一個采用數字信號處理的調制解調器時，所有必要的數字信號處理都必須是實時進行。此外，如果設計者對采用專門用于數字信號處理的微處理器(如TMS3210)僅是簡單地實現了常規的公開內容和通常用于為一個智能化調制解調器提供智能的控制方案，則在一個智能化調制解調器(例如美國專利第4，431，867號中所示的類型)的條件下實現這樣一個方案將導致系統要求一個大的存儲器并且某些系統資源不能充分利用。這樣，在采用數字信號處理的中速到高速調制解調器的領域內需要提供一個系統，它能進行可用資源的最大利用，特別是它不必使存儲器結構加倍即可滿足數字信號處理裝置和實現一個智能化調制解調器的正常智能化功能的存儲器雙方的存儲需要。
另外，還有一個需要是要有效地并且不很復雜地實現所需的數字信號處理功能，這些功能借助于以下的事實，即在一個采用這種調制解調器的系統最終傳輸的信息中所感興趣的僅是離散的相位/幅值點。此外，還需要有盡可能是最簡單的電路布局，它可完成所要求的工作并利用了一個專用數字信號處理器DSP(如TMS32010)的能力。
考慮到一個外裝DSP微處理器的相對能力和用于實現調制解調器的其它智能化功能的一個常規微處理器的可用處理能力，還需要最大限度地利用常規微處理器來構成這樣一個調制解調器，并使連接該系統的這些部件所必須電路的復雜性減為最小。因此，希望能設計一個調制解調器的結構，它可將這些附加電路中的大多數收集到一個單一的專用集成電路(如一個門陣列)之中。
在此公開的本發明優先實施方案被設計為可實現CCITT的標準V.22/V.22bis，如本領域內的熟練人員所知，V.22/V.22bis調制解調器的2400位/秒的模式是600波特(band)，每波特4位，用于發送和應答模式的載波分別是1200和2400Hz。已有技術中用于這種調制解調器的發送脈沖成形數字濾波器的設計要求實現一個發送濾波器，它具有一列給定長度的寄存器以處理2400Hz的載波。然而，由于在為這樣一個調制解調器發送信號時，靠近一個波特時間中部的信號特征是唯一的真正關鍵性結果，本發明的發明人發現有可能在濾波器的抽頭上動態地改變系數以便在較小的裝置上實現同一傳輸功能。
此外，在這種調制解調器中采用的相位/幅值結構只采用沿著從相平面原點畫出的幅射向量上的兩個離散幅值。因此，已經發現僅需要采用兩位來代表這樣一個信號的幅值，提供出兩個正幅值和兩個負幅值。
此外，用于這種調制解調器的常規數字信號處理方案已經采用了兩個或一個相對較復雜的多頻數字信號發生器來傳遞發送和應答方式所要求的兩個載波。人們希望能提供一個系統，其中只提供單一的載波頻率，它是利用一個恒定的采樣頻率以允許僅改變發送濾波器的特性從而在用于發送和應答方式的載波之間進行選擇。
還有，正如本領域內行人所知，這種類型的調制解調器經常采用μ律(mu-lam)編碼譯碼器作為模-數和數-模轉換器。μ律編碼譯碼器采用非線性幅值變換函數以提供幅值壓縮。因此，在傳輸時，必須將線性的相位-幅值調制數字信號最終轉換為μ律數字信號。已有技術中將線性信號轉換為μ律信號的方案易于變得很復雜并要求相當的處理器時間和存儲器容量。因此，需要有一個更簡單的線性→μ律的變換方法，它可用于一個調制解調器的場合。
常規的采用數字信號處理電路的調制解調器已采用了常規的數字鎖相技術，該技術易于緩慢地收斂。此外，在一個V.22/V.22bis調制解調器中希望有一個用于波特時鐘復原的快速鎖相。最近，已經很普遍的在調制解調器中采用自動增益控制以使數字信號處理裝置可適當地檢測相對較弱的輸入信號。已有技術的調制解調器采用了常規的自動增益電路，其中用于確定輸入信號放大倍數的誤差信號是與一個預定的希望幅值和輸入信號幅值之間的差值成正比。由于一個600波特調制解調器中信息傳輸的相對速度較高，自動增益控制電路(AGC)必須具有相對較快的增高和復原時間，以便跟蹤通過電話網絡輸入的變幅信號。采用快速增高的AGC電路一定意味著這種電路易于成為次阻尼以便獲得快速增高時間特性。于是，這就導致在常規調制解調器10中AGC電路的一個常見問題，這就是輸入信號幅值突然下降所引起的誤差串。本發明的發明人已經發現，通常這種誤差串并不是象人們所預期的那樣由于不能檢測低電平信號而引起，而是引自以下事實，即AGC電路將最終需要的放大因數過調，導致檢測器在低阻尼的AGC電路穩定到一個最終值之前不能將輸出數據檢測出來并解碼。
因此，在采用DSP的調制解調器領域內還需要提供一個改進的AGC電路，它將實現必須的快速增高以將輸入信號保持在一個可接受的電平上，它對應于輸入信號幅值的一個相對較突然的下降不會產生過調。
本發明提供了一種具有改進的數字信號處理能力的調制解調器。概括地說，本發明的特征在于一種調制解調器，其中采用了一個與數據終端進行連接并控制該調制解調器總體運行的第一微處理器，專用于處理輸入和輸出信號的第二微處理器，以及作為兩個微處理器以及一個編碼譯碼器之間的接口并且還執行其它邏輯功能的邏輯門陣列。
更具體地說本發明的特征還在于一種采用邏輯門陣列作為兩個執行不同功能的微處理器之間的接口方法，該邏輯門陣列存儲應從一個微處理器傳遞到另一個處理器的數據，為兩個微處理器提供標志以表明數據可供使用，并將標志復原以表明數據已讀出。
本發明的特征還在于一種調制解調器，它通過用一個參考信號將兩個載波頻率中的第一載波進行數字濾波以產生兩個標準PSK/QAM載波頻率中的第二載波，然后濾掉不需要的載波頻率。
本發明的特征還在于一種調制解調器，它利用一個零交點檢測器來啟動復原的波特時鐘以迅速鎖定在輸入信號上。
本發明的特征還在于一種調制解調器，應利用一個自相關頻移鍵控(FSK)接收機來可靠地控制2400位/秒的交接收信號。
本發明的特征在于一種調制解調器，它采用一個簡單的線性μ律轉換技術來補償一個編碼譯碼器的μ律響應。
本發明的特征還在于一種調制解調器，它帶有具有非線性響應曲線的自動增益控制(AGC)。
本發明的特征還在于一種調制解調器，它利用具有寬度可調鎖定窗口的鎖相環(PLL)，以使環路返回信號基本無波動。
本發明的特征還在于一種調制解調器，它利用具有可選擇地改變的抽頭系數的有限脈沖響應(FIR)濾波器來執行發送機脈沖整形。
在附圖中圖1是本發明的優選實施方案的框圖。
圖2是2400位/秒的交換信號檢測器的框圖。
圖3是線性→μ律變換的流程圖。
圖4是發送機數據載波發生器的框圖。
圖5是自動增益控制電路(AGC)的框圖。
圖6是波特定時復原電路的框圖。
圖7是發送機鎖相環路的示意圖。
圖8是發送機脈沖整形濾波器和調制器的框圖。
圖9示出16位IQ存儲寄存器。
圖10示出指令數據字結構。
參看附圖，其中，相同的數字代表同一部分。圖1是本發明優選實施方案的方框圖。處理器12是象zilog，Inc.，Campbell，california.制造的Z8681之類的一個微處理器。Z8681微處理器的操作說明書已由制造廠家出版。外部設備連接器10通過總線11與處理器12相連。外部設備連接器10一般與數字計算機之類的數據終端(未示出)相連。總線11一般傳輸象發送時鐘、接收時鐘、要傳送的數據、要接收的數據、數據終端準備之類的信號。處理器12標為D0至D7的輸入/輸出口通過一條8位數據總線13與存儲器14、邏輯門陣列15相連，并與命令和地址譯碼、邏輯和鎖存部分21相連。
包含象處理器12這樣的處理器的調制解調器與連接到連接器10的外部設備相連。該調制解調器的制作、編程和操作在申請號為792，520(1985年10月25日遞交，題為“改進型調制解調器控制器”)和申請號為798，822(1985年11月18日遞交，題為“改進型同步/非同步調制解調器”)的美國專利申請中都作了詳細的說明。該兩項專利申請都轉讓給本發明受讓人，并在此列出作為參考文獻。
存儲器14包含一個只讀存儲器(ROM)和一個非冒失隨機存取存儲器(NOVRAM)。存儲器14包含處理器12的操作指令、用戶所選的構成參數、電話號碼以及暫存數據。
處理器12的標號為A8至A15的輸出口通過8位數據總線16與命令和地址譯碼、邏輯和鎖存部分21相連。處理器12的地址選通輸出(AS)通過連接器17連到譯碼、邏輯和鎖存部分21的地址選通輸入端。處理器12的讀/負寫的輸出端通過連接器20連到譯碼，邏輯和鎖存部分21。譯碼、邏輯和鎖存部分21的輸出端通過總線22連到存儲器14的地址輸入端和門陣列15的輸入端(ADDR1)。
總線11的導線23連到復位電路24的輸入端。復位電路24的輸出端通過導線25連到處理器12的復位端。復位電路24不僅響應導線23中的硬件復位信號，而且也響應電源(未示出)電壓。復位電路24響應于導線23中的復位信號或響應于電源中過大的電壓波動而將處理器12復位。
時鐘26在導線27上給處理器12和門陣列15提供一個11、52MHz的時鐘信號。門陣列15的輸入/輸出數據通過8位數據總線31連到處理器34的輸入/輸出端D0到D7。在本優選實施方案中，處理器34是一臺得州儀器公司制造的TMS32010數字信號處理器。處理器34的操作說明已由制造廠家出版。
處理器34的A0至A2輸出端通過3位數據總線32連到門陣列15的地址2(ADDR2)的輸入端。在門陣列15和處理器34之間，通過總線33交換控制信號(讀、寫、中斷)。處理器12的復位輸出端通過導線35連到處理器34的復位輸入端。時鐘26通過導線30給處理器34提供一個20MHz的時鐘。處理器34通過總線36連到ROM37。ROM37含有處理器34的操作指令。通過總線36對ROM37尋址和讀的方法是本領域的熟練人員所公知的。
門陣列15通過5位數據總線40與編碼-譯碼器(codec)41相連?？偩€40將編碼譯碼器時鐘、數字發送數據信號自門陣列15傳送到編碼譯碼器41，將發送數據選通脈沖自門陣列15傳送到編碼譯碼器41，將接收數據選通脈沖自門陣列15傳送到編碼譯碼器41，并將數字接收數據信號自編碼譯碼器41傳送到門陣列15。
編碼譯碼器41包括一個μ律模擬-數字(A/D)和數字一模擬(D/A)轉換器，和對輸入和輸出信號都起作用的抗混疊濾波器。由于噪音的量級與信號的電平成比例，并且由于可用較少位來獲得所希望的分辨力小(例如是8位而不是12位)所以，編碼譯碼器被廣泛地應用于遠程通迅領域。
編碼譯碼器41的模擬輸出端通過導線42連到發送器濾波器43的輸入端和多路調制器45的輸入端。發送器濾波器43的輸出端通過導線44連到多路調制器45的第二個輸入端。當編碼譯碼器41產生應答音調時，(FSK載波頻率或PSK數據信號)編碼譯碼器41的輸出通過發送濾波器43。當編碼譯碼器41產生雙頻音調或多頻撥號信號時、編碼譯碼器41的輸出繞過發送器濾波器43經過多路調制器45傳送到加法器47。多路調制器45的輸出端通過導線46連到加法器47的一個輸入端。加法器47的輸出端通過導線50與平滑濾波器51的輸入端相連。平滑濾波器51的輸出端通過導線52與雙工器53的輸入端相連，雙工器53的輸入/輸出端通過導線54與電話接口55的輸入/輸出端相連。電話接口55與電話線56連接。
門陣列15通過導線71為保護音調濾波器72的輸入端提供一保護音調輸出。保護音調濾波器72的輸出端通過導線73與加法器47的其它輸入端相連。
發送濾波器43、多路調制器45、加法器47，平滑濾波器51，雙工器53及電話接口55的制造和使用方法是本領域內熟練夯員所公知的。
雙工器53將接收數據輸出端通過導線57與接收濾波器60的輸入端相連。接收濾波器60帶有一個通過導線61連到多路調制器63的一個輸入端的標志輸出端，和一個通過導線62連到多路調制器63的另一輸入端的數據帶輸出端。多路調制器63的輸出端通過導線64連到編碼譯碼器41的模擬接收數據輸入端。接收濾波器60和多路調制器63的制造及使用方法，是本領域內熟練人員所公知的。
電話線56也被連到環路檢測器74的輸入端。環路檢測器74的輸出端通過導線75連到處理器34的環路檢測輸入端。本領域內的熟練人員對環路檢測器74的制造方法是很熟悉的。
現在考慮圖1示出的本優選實施方案的整體運行情況。在復位時，處理器12開始從存儲器14中讀操作指令，處理器34開始從存儲器37中讀操作指令。在對處理器12和34的復位初始化完成之后，處理器12開始經過門陣列15向處理器34發送構造操作指令(例如，每秒鐘發送的位數)。門陣列15產生一個標志告知處理器34它可以獲得數據。處理器34從門陣列15中讀出數據并將該數據輸入它的內存儲器中選定的寄存器中。因此，經門陣列15，處理器12通過對處理器34的RAM中的命令寄存器的輸入來控制處理器34的運行。
處理器12通過讀門陣列15的標志周期地查詢門陣列15，以確定是否可以從處理器34獲得數據或處理器34是否已準備好接收更多的數據。門陣列15以每秒7200個中斷的速率向處理器34發送中斷。響應于這些中斷信號，處理器34讀門陣列15的某些標志位，以確定處理34是否要發送或接收數據。
現在假定在連接器10上有要發送的數據。處理器12將讀出這些數據，如果合適的話將變更與數據一起接收的數據發送格式字符的格式，并將變更格式后的數據發送給門陣列15。門陣列15將生成一個標志，通知處理器34能夠接收數據。
門陣列15還周期地給處理器34產生中斷信號，使處理器34讀這些標志。響應于該中斷，處理器34將讀出該標志以確定可以得到數據并命令門陣列15向它發送數據。當門陣列15向處理器34發送數據之時，它將標志撤銷，這就告知處理器34在門陣列15中沒有新數據，并且也告知處理器12處理器34已經讀完前面發送的數據。
在編碼譯碼器41的μ律特性得到補償之后，處理器34對門陣列15接收到的數據進行編碼，產生具有與門陣列15接收的數據相對應的相位和幅值信息的數字信號。然后處理器34向門陣列15發送該數字信息。門陣列15隨后經過總線40向編碼譯碼器41發送該信息。編碼譯碼器41產生一個模擬信號，該信號經過發送器濾波器43、多路調制器45、加法器47、平滑濾波器51、雙工器53，電話接口55放置在導線56上以備發送。
在電話線56上的模擬接收數據經過電話接口55、雙工器53、接收器濾波器60和多路調制器63提供給編碼譯碼器41。編碼譯碼器41產生一個與所接收的模擬數據信號的相位和幅值相對應的數字數據信號。門陣列15從編碼譯碼器41中讀出該數據，然后將該數據發送給處理器34。處理器34對編碼譯碼器41的u律特性進行補償，并對所接收的數據進行解調和譯碼，然后將譯碼后的接收數據提供給門陣列15。門陣列15隨后將譯碼后的接收數據發送給處理器12。然后，如果合適的話，處理器12變更輸入的譯碼接收信號的非同步/同步數據傳送字符的格式，并隨后將所接收到的串行數據提供給連接器10。
門陣列15還經過導線18和19向處理器12分別提供接收數據時鐘(RXCLK)和發送數據時鐘(TXCLK)。在某些運行模式下，也可能要求處理12向連接到連接器10上的外部設備(未示出)提供以下的時鐘。處理器12還利用這些時鐘來確定何時對門陣列15發送數據或從門陣列15接收數據。
現在參看圖2，它是2400位/秒(bPS)的交換信號檢測器的方框圖。2400bPS的交換信號包括未編碼的“0011”位所組成的重復系列。圖2的2400bps的交換信號檢測器，在處理器34中是以數字方式實現的。所接收到的數據經過信號通道100提供給自相關器101。自相關器101由乘法器102和延遲電路104組成。信號通道100連到乘法器102的一個輸入端。乘法器102的輸出端通過信號通道103連到延遲電路104的輸入端。延遲電路104的輸出端通過信號通道105連到乘法器102的另一輸入端。應理解這種用自相關方法對頻移鍵控(FSK)信號進行檢測和譯碼是最常用的方法。然而在本優選實施方案中，自相關器101被用來檢測相移鍵控(PSK)信號中的數據。因此，對于交換信號檢測，處理器34被用作一個FSK接收器。
自相關器101的乘法器102的輸出端通過信號通道103連到低通濾波器106的輸入端。低通濾波器的輸出端通過信號通道107連到多路轉換器110的輸入端。多路轉換器110的一個輸出端通過信號通道111連到“01序列檢測器”114的輸入端。檢測器114的輸出端通過信號通道115連到雙輸入“或”門122的一個輸入端。多路轉換器110的另一輸出端通過信號通道112連到第二011序列檢測器116的輸入端。檢測器116的輸出端通過信號通道121連到“或”門122的另一輸入端。在信號通道123上的門122的輸出是2400bps的交換序列檢測信號。一個1200HZ的時鐘信號通過信號通道113提供給多路調制器110的轉換輸入端、檢測器116的采樣輸入端和反相器117的輸入端。反相器117的輸出端通過信號通道120連到檢測器114的采樣輸入端。
通過在檢測器114和檢測器116之間的信號通道107上對數據進行多路復用，并對檢測114和116的輸出進行“或”運算，就可得到一個可靠的2400bps的交換信號檢測輸出。由于低通濾波器110的輸出以1200HZ的速率在檢測器114和116之間作交替切換，因此檢測器114、116均僅接收重復的“0011”交換信號系列的一半。因此，一個檢測器將只接收該系列中的第一個0位和第一個1位;另一個檢測器將接收第二個0位和第二個1位。因此，檢測器114和116將分別只需等待重復的01系列，而不是重復的0011系列。
因此，象使得檢測器114開始檢測，然后再不檢測該01序列這樣的錯誤情況，對檢測器116的輸出端不會有相同的作用。因此，一旦01序列被檢測出，盡管檢測器114和116之一暫時顯示未能進行01序列檢測，另一檢測仍然將繼續顯示出01序列的存在，并且信號通道123上的“或”門122的輸出端仍將繼續顯示出2400bps的交換信號的存在。
現在參看圖3，它是所采用的將調制信號從線性信號轉變成非線性(μ律)信號的方法的流程圖。該轉換對補償編碼譯碼器41的μ律特性是必需的。線性信號Y可以用等式Y＝2E(2M+34)-33來表示，這里Y長14位并包括符號位，E和M分別是μ律信號的指數和尾數，S是μ律信號的符號位。指數E長3位，尾數M長4位。步驟141是讀出Y值。其次，確定符號位S。在判斷步142，如果Y大于或等于0，則進到步驟144，將符號位設置為0。然而，如果Y小于0，則于步驟143將Y轉變為正值，并設定S＝1，它表示Y的原始數值是負的。步驟143和144都要進行步驟145，于此確定P＝Y+33的值，并將指數E設定為0。判斷步驟146確定P值是否小于或等于64。如果不是，則在步驟147將P被2除，并將指數加1隨后返回到步驟146。當P小于或等于64時，則于步驟150設定M等于(P-34)/2，并于步驟151將S、E、M的值寫給門陣列15。因此，Y的長14位的值被轉變為一個8位字，包括一位符號位，3位指數和4位尾位。該碼對編碼譯碼器的特性作了補償。
由于輯碼譯碼器41是一發送和接收數據的μ律設備，所以一定要把自編碼譯碼器41接收到的8位字轉換成14位字。處理器34通過等式Y＝2E(2M+33)-33完成了這一功能。8位S、E、M字轉換成14位的Y字的方法是本領域內熟練人員很熟悉的。由于編碼譯碼器41的特性，發送和接收時要利用不同的等式。
現在參看圖4，它是關于發送數據載波發生器的方框圖。在處理器34中實現了圖4的發送數據載波發生器的部件161和164。部件161包括相位編碼器、幅值調制器和脈沖成形濾波器。除了乘法器161b之外，部件161可采用內行人所熟悉的方法或在此描述的方法制造。為方便起見，在此之后，把部件161稱為調制器161。通過信號通道160，一個1200HZ的信號提供給調制器161的一個輸入端。在信號通道162上，將輸入數據提供給調制器161的另一輸入端。因此，調制器161在信號通道163上的輸出是一個1200HZ的載波，它由導線162上的輸入數據進行相位和幅值調制。調制器161的輸出端通過信號通道163連到取樣器164的輸入端。通過信號通道165將一個3600HZ的信號提供給取樣器164的取樣輸入端。所以，對導線163上的信號的取樣速率是3600HZ。取樣器164的輸出端經過信號通道166連到發送器濾波器43的輸入端。
本領域內的熟練人員應理解，經過對信號通道163上的相位和幅值調制的1200HZ的信號進行取樣，取樣器164在信號通道166上的輸出將包含原來的1200HZ的調制信號，3600HZ的取樣頻率和2400(3600-1200)HZ的相位和幅值調制信號。當然，在信號通道166中還存在著其它一些頻率成分。以3600HZ的速率對1200HZ的調制信號進行采樣的效果等同于1200HZ的調制信號與3600HZ的參考信號的混合或差頻產生一個差信號。經過信號通道170，將一個帶選擇輸入提供給發送濾波器143的帶選擇輸入端。該帶選擇信號控制著發送濾波器43作為1200HZ的帶通濾波器，或作為2400HZ的帶通濾波器而工作。發送濾波器43在傳輸線44上的輸出是適當選擇的要發送的數據信號。應理解信號通道166包括門陣列15和編碼譯碼器41。
本領域內的熟練人員應理解，例如，如果生成一個正弦波需要6個數字數據點，那么為了生成一個1200HZ的信號，每秒鐘就必須要生成7200個數字數據點。對于2400HZ的信號，每秒鐘就要發生14，400個數字數據點。因此。由于要生成一個1200HZ的信號并以3600HZ的速率對該信號進行采樣，為了生成該2400HZ的信號處理器34所進行的操作必定要比單獨生成2400HZ的信號時要少。
本領域內的熟練人員應理解按上述產生2400HZ信號的方法，將得到一個2400HZ的反相信號并不能被正確地接收和調制制。因此，調制器161也包括乘法器161b。應理解，為了對相位進行編碼，一般將I(同相)信號和Q(正交)信號組合在一起以產生具有所需相位的輸出信號。在本優選實施方案中，信號通道161a上的Q信號在它與I信號組合之前穿過乘法器161b。
在信號通道170上的帶選擇信號連到乘法器161b的一個輸入端。如果需要1200HZ的載波工作，帶選擇信號是+1，它使得Q信號通過乘法器161b到達信號通道161c時不會有所改變。然而，如果需要2400HZ的載波工作，則帶選擇信號是-1，它使得Q信號在通過乘法器161后有180＜度的相移。該180度的相移校正了由采樣器164所引起的相位誤差。因此，在調制器161上附加乘法器161b的結果，使得在1200HZ和2400HZ的兩種工作狀態下，在導線44上都能產生一個正確的相位信號。
參看圖5，它是一個自動增益控制(AGC)電路的方框圖。AGC電路也是由處理器34實現的。將信號通道190上接收的數據輸入信號提供給第一乘法器191的一個輸入端。乘法器191在信號通道192上的輸出是經過增益調節的接收數據信號。乘法器191在信號通道192上的輸出被連到“X絕對值”裝置193的一個輸入端。通過信號通道194，裝置193的輸出端連到加法器195的負輸入端。通過信號通道196將參考電壓信號連到加法器195的正輸入端。通過信號通道197將加法器195的輸出端連到放大器198的輸入端。放大器198的增益應該小，以便于實現無噪AGC輸出。在本優選實施方案中，放大器198的增益為0.0025。
通過信號通道199將放大器198的輸出端連到加法器200的一個輸入端。加法器200的輸出端通過信號通道201連到采樣裝置202和閾值檢測器204的輸入端。采樣器202的輸出端通過信號通道203連到加法器200的另一輸入端。可將采樣器202表征為具有BZ-1的性質。采樣器202提供一個“漏失”信號，使得它的輸出一般不為零。因此，所選的B是稍小于1，例如為0.998。應理解到加法器200和采樣器202構成一個積分器。
閾值檢測器204的閾值設定值是可變的。經過信號通道209向閾值檢測器204提供閾值設定值。閾值檢測器204具有當輸入信號小于所設閾值時的零輸出，而當輸入超過所設閾值時遞增輸出的特性。最初要將閾值設定得非常小，以使AGC電路能迅速地響應。然后再采用大的閾值，使得AGC電路有一穩定的輸出并被小對噪音的響應。閾值檢測器204的輸出端通過信號通道205連到放大器206的輸入端。放大器206的增益通常要比放大器198的增益大。在本優選實施方案中，放大器206的增益是0.625。放大器206的輸出端經信號通道207連到乘法器208的一個輸入端。乘法器208的輸出經信號通道210連到加法器211的一個輸入端。加法器211的輸出端通過導線212連到AGC增益校正器215和采樣器213的輸入端。采樣器213具有等式Z-1的特性。AGC增益校正器215在圖5中是用一個二極管表示的。在實際中，它是由軟件實現的。如果信號通道212上的信號是正值，則AGC增益校正器215的輸出也是同樣的正值。如果信號通道212上的信號是負值，那么AGC增益校正器215的輸出是零。這就防止了由于信號通道212上的偶然的負值所引起的AGC電路選擇不恰當增益的之現象出現。AGC增益校正器215的輸出端通過信號通道連到乘法器191的另一輸入端。乘法器191在信號通道192上的輸出是接收的數據的增益修正的輸入信號。
采樣器213在信號通道214上的輸出端被連到加法器211的另一輸入端和乘法208的另一輸入端。應理解到乘法器208、加法器211和采樣器213構成了一個積分器。還應理解，在信號通道212上的加法器211的輸出可以用下式表示YN＝YN-1+EYN-1＝YN-1(1+E)這里，E是導線207上的誤差信號，Y是導線212上的信號。因此，如果YN-1和E兩個值都小，則修正因子YN就會較小。然而如果YN-1和E兩個值都大，則修正值YN也就大。這就使得AGC電路產生非線性響應，以使輸入信號小時增益變化也小，當輸入信號大時增益變化成比例地變大。這就允許AGC電路對于大信號能夠快速地改變AGC增益，由此迅速達到所需輸出信號的電平，同時也允許當輸入信號較小時，小步值的改變AGC的增益，這樣使噪音不會引起AGC增益的不適當的擺動。
應該認識到，正交調幅(QAM)型PSK信號有兩個電平。在常用的AGC電路中一個經常遇到的問題是如果數據使輸入信號在兩個QAM電平之一上保持一個延長周期，則此種常用的AGC電路的增益會發生變化。這樣，當其它QAM電平再出現時，其AGC增益對所述的其它電平將是不正確的。在本發明中，門限檢波器204的窗口是大到足以容納兩個QAM電平。因此，只需所接收的信號是在窗內，AGC增益就是正確的。因此，當輸入信號在第一電平QAM上保持一個延長周期時，只要第一個QAM電平保持在窗內，AGC增益就將無變化。于是，當第二個QAM電平再出現時，AGC的增益仍然為接收輸入信號恰好接收所需的增益。
圖6為波特定時恢復電路的方框圖。這種電路是需要的，以便使量化和其它處理具有最佳的數據抽樣點。輸入信號由導線64送至編碼譯碼器41接收機部分的模擬接收數據輸入(ARXD)。編碼譯碼器接收機41以每秒7200次標準取樣速率對輸入信號進行取樣。所示的電路調節取樣點的定時，直至某個抽樣點與濾波后的600赫茲波特時鐘的正向過零點相重合為止。通過改變取樣速率的計數器預置對每波特進行這種調節。計數器236為門陣列15的一部分。處理器34由平方電路231，帶通濾波器232，正向過零檢測器233，及導前/滯后計算器234實現。
在輸入信號取樣后，通過信號路徑230，編碼譯碼接收機41向處理器34提供所接收的取樣信號的數字信號。信號路徑230包括總線40，門陣列15，及圖1的總線31。因為在導線64上的輸入信號在600赫茲處有一頻譜零點，所以數字取樣被平方電路231平方。平方后的信號然后經一個600赫茲的帶通濾波器232后濾掉除600赫茲波特時鐘以外的頻率成份。該經過帶通濾波器的帶通信號然后被送至正向過零檢測器233，只要當該帶通信號以正向穿過零點，該檢測器233即給出一過零輸出信號。帶通信號也送至計算器234的BPS輸入端。
時鐘信號通過導線27送至門電路陣列15的計數器236。計數器236為一個可預置的計數器。計數器236的Q輸出有-7200赫茲的標稱頻率。Q輸出是接收數據選通信號(RYSTB)，它被通過總線40的一條導線送至編碼譯碼接收機41。計數器236的Q輸出也通過信號通道235a送至導前/滯后計算器234的取樣(SAM)輸入端。信號通道235a表示數據通過數據2總線31由門電路陣列15傳送至處理器34。計算器以兩種方式工作;起動方式，隨之的維持方式。在起動方式中，計算器234判斷那個取樣是最靠近由檢測器233所提供的過零信號并判斷這個取樣點是否導前或滯后于交零點。
一旦檢測出最靠近交零點的取樣點，計算器234即進入維持方式，并在每一取樣點出現時刻令模12計數器步進。計數器234然后監視帶濾波器232的輸出并判別該輸出的符號。因為取樣頻率為7200赫茲，而波特時鐘頻率為7200/12＝600赫茲。因此，每當模12計數器達到其初始值時，計算器234通過檢查帶通濾波器232的輸出信號的符號，判斷取樣點是否導前或滯后過零點，并且調整計數器236的預置輸入，以使取樣點精確地出現在過零點處。
如果當模12計數器到達其初始值時，濾波器232的輸出為負值，那么取樣點在過零點前就已出現。因而計算器234調整計數器236的預置輸入，使輸入信號在以稍低的速率被取樣。相反地，如果濾波器232的輸出是正的，那么取樣點在過零點之后已出現。計算器234從而調整計數器236的預置輸入，使得輸入信號以稍高的速率被取樣。其結果是，計算器234使預定的取樣點精確地出現在過零點，而這種取樣點正是量化處理及其它處理的最佳點。
計算器234通過信號路徑235b向計數器236提供預置輸入，信號路徑235表示通過數據2的總線31由處理器34向門電路陣列15傳送數據。
參看圖7，圖7為發射機鎖相環的示意圖。當想要把發射機的比特速率時鐘鎖定到另一比特速率時鐘時，例如鎖定到一個輸入比特速率時鐘時，就要使用這種電路。在V.22/V.22雙同步方式A中，比特速率時鐘被鎖相在由數據終端設備所產生的輸入比特速率時鐘上。在V.22/V.22雙同步方式C中，比特速率時鐘被鎖定至由接收機鎖相環產生的接收數據時鐘上。
在最佳實施例中，圖7的電路是由門電路陣列15來實現的。發射機鎖相環通過對發射機時鐘輸入(TXCLKIN)取樣和對發射機產生的發射機時鐘(TXCLKOUT)的前沿的前后部份取樣進行工作。在最佳實施例中，如果TXCLKOUT滯后TXCLKIN217毫微秒以上，或者導前651毫微秒以上，則TXCLKOUT的相位以344毫秒秒的增量中的比特速率被調節，直至兩個信號都在217毫微秒內(如果滯后)或都在651毫秒內(如果導前)。此時，相位檢波器檢測零誤差(誤差在窗內)，并且此時不對鎖相環進行調整，直至信號漂移到相位超出規定的窗口以外時調節鎖相環。
通過導線27將一個時鐘信號送至計數器251的時鐘輸入端和邏輯電路264的時鐘輸入(CLKIN)的輸入端。計算器251為一可預置的計數器。在導線252上的計數器251的Q輸出為TXCLKOUT信號，它被連接到或門254的一個輸入端和邏輯電路264的TXCLOUT輸入端?；鶞市盘朤XCLKIN通過導線253送至異或門254的另一輸入端。異或門254的輸出由導線255連至雙穩觸發器256和266的數據輸入端。雙穩256的Q輸出由導線257連接到邏輯電路264的取樣A(SA)輸入端，雙穩觸發器266的Q輸出由導線267送至邏輯電路264的取樣B(SB)輸入端。邏輯電路264的復位信號通過導線274送至雙穩觸發器256和266的復位輸入端。邏輯電路264在其讀得SA和SB信號后將雙穩觸發器256和266復位。這樣做是必要的，因為在導線260和270上的邏輯0分別關閉3與門261和271，并阻止再進一步取樣。
邏輯電路264的時鐘A(CLKA)的輸出由導線263連接到一個二輸入與門261的一個輸入端。與門261的輸出由導線262連接到雙穩觸發器256的時鐘輸入端。雙穩觸發器256的負Q輸出由導線260送至與門261的另一輸入端。由導線273將邏輯電路264的時鐘B(CLKB)的輸出送至與門271的一個輸入端。與門271的輸出由導線272送至雙穩觸發器266的時鐘輸入端。雙穩觸發器266的負Q輸出被導線270送至與門271的另一輸入端。異或門254對TXCLKIN和TXCLKOUT信號進行比較。如果這兩個信號精確同相，則門254的輸出為邏輯零。而若兩信號相位不同，則在兩個信號狀態相同時門254的輸出為邏輯零，而當兩個信號狀態不同時，門254的輸出為邏輯一。雙穩觸發器256正好在TXCLKOUT信號的前沿之前對門254的輸出進行取樣。雙穩觸發器266則正好在TXCLKOUT信號的前沿之后對門254的輸出進行取樣。
邏輯電路264分別向雙穩觸發器256和266提供CLKA時鐘和CLKB時鐘。邏輯電路264也在每個取樣點之前將雙穩觸發器256和266復位。時鐘CLKA使門電路254的輸出正好在TXCLKOUT信號的前沿之前被取樣。時鐘CLKB使門254的輸出正好在TXCLKOUT的前沿之后被取樣。
因此，根據信號SA和SB的狀態，邏輯電路264判斷是否加速或減慢TXCLKOUT信號。這是通過調節計數器251的預置輸入完成的。表1表明了SA和SB信號的意義。例如，如果信號SA和SB均為邏輯零，則TXCLKIN和TXCLKOUT信號被鎖相(誤差是在窗內)。
通過提供一個窗口(在該窗內，兩個信號被認為是鎖定的)，使用兩個取樣時鐘CLKA及CLKB(它們在時間上稍微不同)，也減少了相位的不穩定性。在最佳實施例中，此窗口為868毫微秒。應該知道，此866毫微秒的數字并非是一定要遵循的，也可以采用一個較小的或較大的窗口周期以分別獲得較小或較大的相位鎖定度。此外，在最佳實施例中，用了一個相似的鎖相環去實現接收機的鎖相環。
表Ⅰ發射機相位狀況SASB意義00鎖定01TXCLKOUT導前10TXCLKOUT滯后11誤差180度現在參看圖8示出的發射機脈沖整形濾波器和調制器的方框圖。在最佳實施例中，發射機的脈沖整形器和濾波器是在處理器34中實現的。輸入信號XKMOD6代表來自相位編碼器(未示出)的輸入相位編碼數據。應該了解到，在V.22/V.22雙通訊方式中需有微分相位編碼器。在每秒2400比特的PSK/QAM方式中，每波特發送4比特。此四比特的頭兩比特被編碼為相對于由前面的信號元素所占用的象限的相位變化，后兩位被作為幅值信號編碼。在最佳實施例中，相位編碼是根據鎖定表進行的。首先假定相位象限1，此后，相位編碼則相應于相位二比特在該相位象限上進行變化。表中包含要使用的新象限，它給定前面的象限和相位二比特。
在到達調制器以前，相位編碼數據先通過23抽頭的有限脈沖響應(FIR)濾波器進行脈沖整形。該濾波器為一有75%的滾降的平方根上升余弦濾波器。在最佳實施例中，使用了3600赫茲的取樣頻率，因此在濾波器中為每個波特只提供四個符號。編碼的信號元素對(同相和正交)被貯存在16位IQ寄存器中以便形成四個符號。圖9是16使IQ寄存器和貯存在寄存器中的I和Q值的示意圖。每個I值和每個Q值作為2位進行貯存，而一個I-Q對包括一個符號。一個新的編碼信號元素(I-Q對)在每一個波特時到達(等效于6次取樣)，而示于圖9中的16位寄存器被相應移位。
在每次取樣時，I、Q數據對由一四系數組相乘。以表Ⅱ所示的方式，系數在每次取樣時被更新。隨著一個新編碼信號元素對的到來，再對下六個取樣重復上述過程。表Ⅱ說明了相對于取樣點的系數是如何移動的。表Ⅲ給出了用于最佳實施例中的系數值。
表Ⅱ相對于各次的系數取樣次數CACBCCCD1C0C6C12C182C1C7C13C193C2C8C14C204C3C9C15C215C4C10C16C226C5C11C17C23
表Ⅲ系數值系數值C00C1，C23+0.00333C2，C22+0.00512C3，C21+0.00147C4，C20-0.00760C5，C19-0.01723C6，C18-0.01876C7，C17-0.00343C8，C16+0.03268C9，C15+0.08515C10，C14+0.14130C11，C13+0.18458C12+0.20082再回到圖8，相位編碼數據XKMOD6通過信號路徑300送至一波特延遲電路301的數據輸入端和一個乘法器310的一個輸入端。延遲電路301的輸出通過信號路徑302送至一波特延遲電路303的一個輸入端和乘法器313的一個輸入端。延遲電路303的輸出經過信號路徑304被送至第三個一波特延遲電路305和另一乘法器316的一個輸入端。延遲305的輸出通過信號路徑306送至第四個乘法器321的一個輸入端系數值C通過信號路徑307送至乘法器310的另一輸入端。乘法器310的輸出通過信號路徑311被送至加法器323的一個輸入端。系數C通過信號路徑312被送至乘法器313的另一輸入端。乘法器313的輸出通過信號路徑313送至加法器323的第二個輸入端。系數C通過信號路徑310送至316的第二個輸入端，乘法器316的輸出通過信號路徑317被送至加法器323的第三個輸入端。通過信號路徑320將系數C送至乘法器321的其它一個輸入端。乘法器321的輸出通過信號路徑322被送至加法器323的第四個輸入端。在信號路徑324上的加法器323的輸出代表調相和調幅的輸出信號Y。
因為在任何取樣點上只使用四個系數值C，C，C，及C，所以只需要四個貯存單元用來貯存用于任何取樣點的系數值。也即，一個16位字包含有四個符號所需的相位信息。這樣便節省了存貯空間及處理器34的操作時間。在硬件實現方面，這樣也大大節省了門的數目，并減少了電路的尺寸。
現在再說圖1。下面將對在處理器12和處理器34之間進行信息交換的協議作一介紹。如前面講述的那樣，在處理器12和處理器34之間傳送的所有信息都通過門陣列15。在處理器12與處理器34之間的大多數數據交換需要被通過兩個字。第一個數據字總是從處理器12到處理器34，這個字是一個指令。處理器34包含一個內部隨機存取存儲器(RAM)。該RAM的零頁被分成8個子頁，每子頁含16個單元。每個RAM單元包含16位。處理器34利用子頁指針判斷正在尋址的是那子頁。該子頁指針也包含在RAM中。處理器34在其RAM中也包含第一頁，但第一頁在最佳實施例中當前并未被使用。
現在參看表示第一數據字的圖10。如果讀/求反的定位為一邏輯零，則位5至8確定處理器34的RAM中的一個要寫入到處理器34中的當前子頁內的地址。按照這一命令，一個貯存在處理器34中的字總是由處理器12送出。如果讀/求非寫位為一邏輯1，則位5至8限定了一個從處理器34中的當前頁內被讀出的地址。按照該命令，處理器34將由其RAM中讀取數據，并將內容送至處理器12。
如果軟件程序復位位(SPR)為一邏輯1，則處理器34對內部軟件復位而與該字中的其它位于無關。
如果指針位(PR)是一邏輯1，則位5至8為子頁指針的新值、字中的其它位則不予考慮。如果PR位為一邏輯零，處理器34將不改變子頁指針。如果H/求反L位為邏輯1，則讀或寫命令適與處理器34中尋址的16位字的高八位有關。如果H/求反L位為邏輯0，則讀或寫命令與在處理器34中的尋址字的低八位有關。
因此，高處理器12有數據送至處理器34時，處理器12將送一第一字，該字告訴處理器34數據要貯存在處理器34的RAR中的的什么地方。然后，處理器12將向處理器34送出第二字，該第二字為要貯存在那個RAM單元中的數據。同樣，如果處理器12要想從處理器34中讀取數據，則處理器12將向處理器34發送一個第一字，該字規定了處理器12需要的數據的單元。處理器34然后將由該RAM單元讀出數據，并通過門陣列15將該數據送至處理器12。
由上所述，我們可以知道，本發明介紹了一種調制解調器，該調制解調器使用了改進的數字信號處理技術和其它的技術，從而節省了速度、處理時間和貯存設備。我們也可以認識到，諸如編碼，譯碼，頻率綜合技術，電源構建，電話線接口等標準的公知技術，均可在許多出版物和有關專利中獲知，此處就無須一一加以介紹了。
另外，從上面詳細的介紹中，我們可以認識到，本最佳實施例的許多修改和變化對熟悉本領域的人是顯而易見的，因此，本發明只受以下權利要求
的限制。
權利要求
1.用于產生一種該輸出其相位被定到一個輸入信號上的輸出信號的裝置，其特征在于產生所述輸出信號的可編程頻率合成器裝置；產生響應于所述輸出信號和輸入信號的第一信號的比較器裝置；第一采樣裝置，它通過在所述第一取樣點對第一所述信號進行取樣而產生第一取樣信號；第二采樣裝置，它通過在第二采樣點對所述第一信號進行取樣而產生第二取樣信號，所述第二取樣點與所述第一取樣點相差一預定取樣時間偏移；處理裝置，它響應于所述第一取樣信號和第二取樣信號，對所述可編程頻率合成器裝置提高錯誤校正信息。
2.一種用以產生一個相位鎖定于一個輸入信號的輸出信輝的改進方法，其特征在于產生所述輸出信號;在對所述輸出信號做預定轉換之前的第一點，將所述輸出信號與所述輸入信號相比較;產生第一信號;在對所述輸出信號做預定轉換之后的第二點將所述輸出信號與所述輸入信號相比較，產生第二信號;將所述第一取樣信號與所述第二采樣信號相比較，確定所述輸出信號和輸入信號的相對相位差;調節所述輸出信號，使所述相對相位差減到最小。
3.一種改進的檢測器，它用于檢測輸入信號中的每秒2400比特(bps)信號交換序列，其特征在于自動校正裝置，它響應于所述輸入信號，產生一個自動校正信號;與所述自動校正裝置連接的低通濾波裝置，用于產生濾波自動校正信號;產生具有預定頻率的開關信號的一個時鐘裝置;與所述低通濾波裝置連接的轉換裝置，它響應于所述開關信號，交替產生第一信號和第二信號;第一序列檢測器裝置，它響應于所述第一信號中的第一預定序列，產生第一檢測信號;第二序列檢測器裝置，它響應于所述第二信號中的第二預定序列，產生第二檢測信號;門裝置，它響應于第一檢測信號和第二檢測信號，產生一個2400bps交換序列檢測信號。
4.一種用于檢測信號中的每秒2400比特(bps)信號交換序列的改進方法，其特征在于自動校正所述輸入信號，以產生一個檢測信號;以預定頻率在第一通路和第二路經中對所述檢測信號進行多路傳送;在所述第一路徑中檢測第一預定序列;在所述第二路徑中檢測第二預定序列;如果所述第一預定序列，所述第二預定序列，或兩者都存在，則說明所述信號交換序列出現。
5.一種使數據取樣時鐘與數據信號中的波特時鐘同步的方法，所述數據取樣時鐘頻率為N乘以所述波特時鐘的頻率，其特征在于(a)以所述采樣時鐘的頻率對數據信號取樣，以提供一個取樣數據信號;(b)對所述取樣數據信號進行平方以提供一個平方數據信號;(c)對所述平方數據信號濾波，以提供一個恢復波特時鐘;(d)在每個第N次出現所述取樣信號時，確定所述恢復信號的符號;(e)如果所述符號具有預定極性，增加所述取樣時鐘頻率，如果所述符號具有相反極性，減小所述取樣時鐘頻率。
6.一種使數據取樣時鐘與數據信號中的波特時鐘同步的方法，所述數據取樣時鐘頻率為N乘以所述波特時鐘頻率，其特征在于(a)一個起動過程，包括(1)對所述數據信號取樣以提供一個取樣數據信號，它包括多個數據信號取樣點;(2)對所述采樣數據信號平方，以提供一個平方數據信號;(3)對所述平方數據信號濾波，以提供一個恢復波特時鐘信號;(4)對所述恢復時鐘波特信號的預定轉換進行檢測;(5)把多個取樣點中在時間上最接近于所述預定轉換的取樣點設定為主取樣點;(b)一個維持過程，包括(1)對所述數據信號取樣以提供一個取樣數據信號，它包括多個數據信號取樣點;(2)對所述取樣數據信號平方，以提供一個平方數據信號;(3)對所述平方數據信號濾波，以提供一個恢復波特時鐘信號;(4)每當第N次出現所述數據取樣時鐘時，確定所述恢復波特時鐘的符號，該確定操作是從相應于所述主取樣點的所述數據取樣時鐘的出現開始的;(5)如果所述符號為預定極性，則增加所述取樣時鐘的頻率，如果所述符號為相反極性，則減少所述取樣時鐘的頻率。
7.一種改進的波特時鐘恢復電路，其特征在于可編程時鐘裝置，它響應于一個控制信號，以提供一個數據取樣時鐘，所述數據取樣時鐘的頻率為N乘以波特時鐘頻率;取樣裝置，它響應于所述數據取樣時鐘對一個輸入信號取樣，以提供一個取樣輸入信號，所述輸入信號包括以所述波特時鐘頻率進行更新的數據;與所述取樣裝置連接的平方裝置，它提供一個平方輸入信號;與所述平方裝置連接的濾波裝置，用來提供一個恢復波特時鐘信號;計算裝置，它響應于所述數據取樣時鐘和所述恢復波特時鐘信號的符合，當每第N次出現所述數據取樣時鐘時更新所述控制信號;其中，如果所述符號在所述第N次出現時為第一極性，則增加所述數據取樣時鐘的頻率，如果在所述第N次出現時所述符號為所述相反的極性，則降低所述頻率。
8.一種產生相移鍵控(psk)信號的方法，特征在于相應于一個輸入數據流產生一個同相信號和一個正交相位信號;響應于一個頻帶選擇信號，有選擇地將所述正交相位信號反相;產生具有第一載頻的第一Psk信號;以預定采樣頻率對所述第一PSK信號取樣，以提供多個PSK信號，所述多個PSK信號包括所述第一PSK信號和具有第二載頻的第二PSK信號;響應于所述須帶選擇信號對所述多個PSK信號進行帶通濾波，以產生所述第一PSK信號或第二PSK信號。
9.一種產生正交調幅(QAM)信號的方法，特征在于相應于一個輸入數據流產生一個同相信號，一個正交相位信號和一個幅值信號;響應于一個頻帶選擇信號有選擇地對所述正交相位信號反相;產生具有第一載頻的第一QAM信號;以預定取樣頻率對第一QAM信號取樣，以提供多個QAM信號，所述多個QAM信號包括第一QAM信號和具有第二載頻的第二QAM信號;響應于所述頻帶選擇信號有選擇地對所述多個QAM信號進行帶通濾波，以提供所述第一QAM信號或第二QAM信號。
10.用于產生相移鍵控(PSK)信號的裝置，其特征為，第一裝置，用于響應一輸入數據流而產生第一PSK信號，所述第一裝置包括有響應一頻帶選擇信號而有選擇地轉換正交相位信號的裝置，所述第一PSK信號具有第一載波頻率;取樣裝置，用于根據以預定取樣頻率對所述第一PSK信號進行取樣以提供取樣PSK信號，所述取樣PSK信號包括所述第一PSK信號和具有第二載波頻率的第二PSK信號;以及帶通濾波裝置，它與所述取樣裝置連接并響應于所述頻帶選擇信號而有選擇地提供所述第一PSK信號或所述第二PSK信號。
11.用于產生正交調幅(QAM)信號的裝置，其特征為，第一裝置，用于響應一輸入數據流而產生第一QAM信號，所述第一裝置包括有響應一頻帶選擇信號而有選擇地轉換正交相位信號的裝置，所述第一QAM信號具有第一載波頻率;取樣裝置，通過以預定取樣頻率對所述第一QAM信號進行取樣而提供取樣QAM信號，所述取樣QAM信號包括所述第一QAM信號和具有第二斜波頻率的第二QAM信號;以及帶通濾波裝置，它與所述取樣裝置相連并且響應于所述頻帶選擇信號以有選擇地提供所述的第一QAM信號或所述的第二QAM信號。
12.改進的自動增蓋控制(AGC)裝置，用于響應幅值變化的輸入信號而產生具有期望的平均幅值的輸出信號，其特征為，乘法裝置，用于將所述輸入信號乘以一增益調節信號，從而產生所述輸出信號;幅值確定裝置，用于響應所述輸出信號的幅值而提供一幅值信號;加法裝置，通過從一參考信號中減去所述幅值信號而提供第一誤差信號，所述參考信號代表所述期望的平均幅值;第一積分裝置，通過對所述第一誤差信號積分而產生一第一積分誤差信號;閾值檢測裝置，它具有響應于閾值電平信號的窗口，該窗口響應大于所述窗口的所述第一積分誤差信號而提供第二誤差信號;第二積分裝置，用于根據積分所述第二誤差信號而產生所述的增益調節信號。
13.一種響應幅值變化的輸入信號而輸出具有期望平均幅值的輸出信號的改進方法，其特征為，a)將所述輸入信號乘以增益調節信號而形成所述輸出信號;b)響應于所述輸出信號的幅值而產生一幅值信號;c)將所述幅值信號與一參考信號比較而提供一第一誤差信號;d)對所述第一誤差信號進行積分而提供一第一積分誤差信號;e)若所述第一積分誤差信號處于可選定量的閾值窗口以外，則提供一第二誤差信號;以及f)積分所述第二誤差信號以提供所述增益調節信號。
14.響應于相位編碼輸入信號而產生一調相和調幅輸出信號的裝置，其特征為，第一預定數目(N)的串聯延遲裝置，用于籍延遲所述輸入信號來提供N個延遲信號;第二預定數目(M)的乘法裝置，用于提供M個乘信號，所述M-1乘信號的每一個是所述N個延遲信號中選一和M個濾波器分支系數中選一的乘積，以及所述M個乘信號之一是所述輸入信號和M個濾波器分支系數中選一的乘積;以及加法裝置，響應于所述M乘信號而提供所述的調相和調幅輸出信號。
15.響應于同相(I)和延交相位Q分量對的輸入數據而產生調相和調幅輸出信號的裝置，其特征為，存貯裝置，用于接受所述輸入數據流并對所述I和Q分量對進行移位以提供一相位編碼信號;第一預定數目(N)的串聯延遲裝置，用于籍延遲所述相位編碼信號而提供N個延遲信號;第二預定數目(M)的乘法裝置，用于提供M個乘信號，所述M-1個乘信號的每一個是所述N個延遲信號中選一和M個濾波器分支系數中選一的乘積，和所述M個乘信號的每一個是所述相位編碼信號和所述M個濾波器分支系數中選一的乘積;以及加法裝置，響應于所述M個乘信號提供所述的調相和調幅輸出信號，
16.一種響應相位編碼輸入信號而產生調相和調幅輸出信號的方法，其特征為有下述步驟籍延遲所述輸入信號提供N個延遲信號;提供M個濾波器分支系數;提供M個乘信號，所述M個乘信號中M-1的每一個是所述NP延遲信號中選一和所述M個濾波器分支系數中選一的乘積，及所述M個乘信號的每一個是所述輸入信號和所述M個濾波器分支系數中選一的乘積;以及將所述M個乘信號相似提供所述的輸出信號，
17.一種響應同相(I)和正交相位(Q)分量對的輸入數據流而產生調相和調幅輸出信號的方法，其特征為以下步驟接受所述輸入數據流;對所述I和Q分量對進行移位以提供一相位編碼信號;籍延遲所述相位編碼信號提供N個延遲信號;提供M個濾波器分支系數;提供M個乘信號，所述M個乘信號中M-1的每一個是所述N個延遲信號中選一和所述M個濾波器分支系數中選一的乘積，及所述M個乘信號的每一個是所述輸入信號和所述M個濾波器系數中選一的乘積;以及將所述M乘信號相加以提供所述的輸出信號。
18.一種通過一個中間裝置從一主處理器向從處理器傳輸數據的方法，其特征為以下步驟一個主處理器過程包括檢驗所述中間裝置清除到送標志;送一指令字到所述中間裝置;以及送一個或多個數字到所述中間裝置;中間裝置的過程包括提供所述清除到送標志到所述主處理器;接受來自所述全處理器的所述指令字;接受來自所述主處理器的所述數據字;提供一數據可用標志到所述從處理器;以及送所述數據字到所述從處理器;以及從處理器過程包括檢驗從所述中間裝置來的所述數據可用標志讀從所述中間裝置來的所述指令室;以及讀從所述中間裝置來的所述數據字，
19.一種通過一個中間裝置從一個從處理器到一個主處理器傳輸數據的方法，其特征為主處理器過程包括檢驗所述中間裝置第一次清除到送標志;送一讀指令字到所述中間裝置;檢驗從所述中間裝置來的第一數據可用標志;以及讀從所述中間裝置來的所述數據;中間裝置過程包括提供所述第一清除到送標志到所述主處理器;接收來自所述主處理器的所述讀指令字;提供一第二數據可用標志到所述從處理器;送所述讀指令字到所述從處理器;提供一第二清除到送標志到所述從處理器;接受來自所述從處理器的數據字;提供所述第一數據可用標志到所述主處理器;以及送所述數據字到所述主處理器;以及從處理器過程包括檢驗從所述中間裝置來的所述第二數據可用標志;接收來自所述中間裝置的所述讀指令字;檢驗來自所述中間裝置的所述第二清除到送標志;以及送所述數據字到所述中間裝置。
專利摘要
具有改進數字信號處理器的調制解調器，其中第一處理器12控制其全部操作并通過連接器10與外部裝置相連；第二處理器34以節省時間和存貯空間的方式發送并接收數據信號。該處理器包括2400位/秒的信號交換檢測器、快速線性→μ律轉換器、傳輸信號發生器、快動作非線性自動增益控制器、穩定傳輸器鎖相環、波特時鐘定時恢復電路和一相位與幅值調制器。邏輯門陣列15可使處理器相互通信和執行其它功能。
文檔編號H04J3/06GK87104871SQ87104871
公開日1988年2月3日 申請日期1987年7月15日
發明者史蒂芬·R·斯威茨, 馬諸·F·亞斯利, 倫迪·D·納施, 塔魯納·扎扎迪, 西思亞·A·帕尼拉, 格曼·E·科里亞, 橋治·R·索馬斯, 約翰·N·馬丁 申請人:哈依斯微型計算機產品公司